SN74HC393NS逻辑电路如图题4.4.32所示,试分析该电路的功能。

试用若干片74x283构成一个12位三进制加法器,画出连接图。此加法器能否用74x182构成超前进位的级联方式,为什么?

试用若干片74LS182构成一个16位全超前进位产生器,画出逻辑示意图。

组合可编程逻辑器件

一个可编程逻辑阵列PLA电路如图题4.5.1所示。试写出输出逻辑函数表式。

试用可编程逻辑阵列PLA实现下列逻辑函数,并考虑尽量减少乘积项数目。

LO(A,B,C) =∑(0,1,2,4)

L1(A,B,C) =∑(0,5,6,7)

试用图4.5.10所示的可编程阵列逻辑PAL,实现表题4.5.3所示真值表给出的逻辑关系。

试用图4.5.10所示的可编程阵列逻辑PAL,实现码转换电路 ,输人为4位8421BCD码 ,输出为余3码 。

用Verilog HDL描述组合逻辑电路

试根据图4.4.2所示的4线-2线编码器逻辑图 ,写出它的HDL门级描述 。

试根据图4.4.26和图4.4.27所示的数值比较器逻辑图 ,使用自底向上的分层次设计方法 ,首先写出1位数值比较器的Verilog HDL门级描述 ,然后再调用两个1位比较器和基本门级元件组合成2位数值比较器 。

问下列运算的二进制值是多少?

reg[3;0]m;

m=4′ b1010; //{2{m||的二进制值是

假设 m=4′ b0101,按 要求填写下列运算的结果 :

图 4.4.9(a)所示是带有使能控制端的3线－8线译码器的逻辑图 ,试参考该图写出3线－8线译码器的verilog HDL数据流描述。

图4.2.3(a)所示是一个码制变换器 ,将输人的格雷码转换成二进制码输出 ,试用Verilog HDL数据流方式描述该码制变换器。

下面是用分层次方法设计的4位串行全加器程序。设计者首先完成了1位全加器 (模块名为 ~1bitAdder)的 建模和仿真 ,结果是正确的 ;然后在顶层调用4个

1位全加器模块组合成为4位全加器 (模块名为~4bitAdder),结果编译未能通过 ,试参照图4.4.33所示组成框图分析下列程序中存在的错误 ,并进行改正。

lmodule-4bitAdder(A,B,CiFl,sun1,Cout);