作者：海军工程大学电子工程学院 徐勤建 刘望锁 姚直象 来源：《国外电子元器件》

摘要：介绍了cypress半导体公司推出的一种用于点对点之间的高速串行数据通信接收芯片cy7b933的原理及应用。详细说明了其管脚功能、内部组成、工作原理及工作方式。给出了一个由cy7b933构成的实际接收电路及设计方法。 关键词：串行数据通信 cy7b933 fifo idt7200 基带传输 差分pecl输出 1 概述 cy7b933是cypress半导体公司推出的一种用于点对点之间高速串行数据通信的接收芯片。与其配套的发送芯片为cy7b923。cy7b933接收芯片的内部电路主要包括两对pecl串行输入接口、pecl-ttl电平转换器、时钟同步器、成帧器、移位器、译码寄存器、译码器、输出寄存器和测试逻辑等几部分。在与cy7b923配套时，cy7b933也有三种传输速度的器件可供选择：其中标准系列的器件有cy7b933-jc、cy7b933-ji、cy7b933-sc和cy7b933-mb等四种型号，它们的传输速度为160～330mbps；高速系列的器件有cy7b933-400jc和cy7b933-400ji，其传输速率为160～400mbps；低速系列的器件有：cy7b933-155jc、cy7b933-155ji等，其传输速率为150～160mbps。cy7b933的封装形式有28脚soic/plcc/lcc等三种，采用0.8mbicoms工艺生产和单+5v电源供电，功率为650mw。 2 引脚功能及内部结构 cy7b933的引脚排列如图1所示（soic封装），表1所列为其引脚功能说明。图2所示是其内部结构框图，下面介绍各部分的主要功能。

表1 cy7b933的引脚功能表 名 称 输入/输出 引 脚 功 能 q0-q7（qb-h） ttl电平输出 并行数据输出。q0-q7输出脚的值是刚接收到的数据。这几个脚的数据是随着ckr的变化而同步变化 sc/d（qa） tll电平输出 特殊字符/数据指示。sc/d表明接收的数据类型：sc/d是高电平，表明接收的内容是控制码（特殊字符）；sc/d是低电平，表明接收到的是数据字符 rvs(qj) tll电平输出 接收违例字符指示。当rvs为高点平时，表明在接收数据流中检测到违例字符；若为低电平，表明检测到错误码；在bist方式时，若rvs为低电平，表明由发送器、接收器以及链接线路等构成的整个系统工作正常 rdy tll电平输出 输出数据准备好。上的负脉冲表明已经接收到一个新数据，并且已经准备好传送。接收到空字符时，rdy不出现负脉冲。在bist方式下，rdy只是在每次测试循环中的最后一个字符出现时为高电平，其余时间保持低电平 ckr tll输出 读数据时钟。它是一个读字节数据时钟信号，其频率和相位与输入的串行数据流保持一致 a/b pecl电平输入 串行数据输入端选择。是pecl100k类型（接5伏参考电压）的输入端，用于输入端的选择。若a/b为高电平，ina端连接到移位寄存器，ina上的输入信号有效并进行译码；若a/b为低电平，选inb端 ina± 差分输入 串行数据输入端（ina±） inb(inb+) pecl电平输入（差分输入） 串行数据输入b端。这个脚即可以作为单端方式的pecl接收端（inb），也可以作为差分对的正半端（inb+） si pecl电