asic制造商为了满足中小批量应用对中等逻辑密度的需要，已经开发了一种称为结构化asic的定制逻辑器件。针对需要比fpga更高的逻辑密度、更低的器件售价和更小的功耗而批量达不到标准单元asic要求的中等规模asic应用，混合结构asic以中小批量、可承受的设计周期成本和低售价器件为ic设计公司提供先进的cmos技术。

    许多电子应用的种类繁多、批量不大且成本低。对于这些应用如果需要定制ic设计，问题会更糟糕。许多军事、工业、医疗和汽车应用与大批量生产的消费电子或计算机应用不同，它们完全达不到asic制造商为了实现强制节约成本而要求的硅片用量，然而，对削减成本的压力丝毫未减，因为硅片的用量偏低。

    大多asic都受到低成本压力和独特市场需求的共同驱动。中等逻辑密度、低功耗或小占位空间的应用常常别无选择，只有采用先进的标准单元asic技术来将功耗降低到最小或满足成本目标。

    不幸的是，先进的asic技术已经越来越不实际且让设计小批量系统的公司难以承受高昂的成本。高度复杂的标准单元asic的总设计成本包括工具成本和工程劳力的成本，现在的开发价格标签高达数百万美元甚至更多。通常的替代方案是采用不太复杂的现场可编程门阵列(fpga)，可是，每一片fpga的价格高达几百乃至几千美元，同样不切实际。

    然而，asic制造商为了满足中等范围应用的需要，已经开发了一种相对新型的、称为结构化asic的逻辑器件。结构化asic是新一代门阵列，它针对降低标准单元asic成本、提高fpga逻辑密度且降低功耗的需求特别做了改进。

    混合结构asic进一步发展了节省成本的门阵列思想，利用先进的cmos工艺制造阵列以达到高密度和低电压工作，与此同时，电源互连线的制造却采用粗而不昂贵的工艺。其目标是需要比fpga有更高逻辑密度、更低器件价格和更低功耗而数量或对先进技术的要求不如标准单元asic的应用。混合结构asic以中小批量、可承受的设计周期成本和低售价器件为ic设计公司提供先进的cmos技术。

    定制逻辑难题

    先进的cmosasic工艺设计的芯片具有工作电压低、时钟速度高达几百兆赫兹和逻辑密度高的特点。然而，利用这些先进的工艺进行设计在技术上却充满了挑战且任务投资很大。除了难以让逻辑设计正确地工作之外，设计工程师还必须解决不属于简单的逻辑设计范畴的各种问题。

    例如，标准单元asic设计工程师必须解决一个环境问题，因为在那里的互连金属主宰片上的延迟，所以时序收敛可能就很难达到。成千上万的互连线的每一条都要—特别是那些并行的线—被检查以判断是否存在交叉耦合问题并评价对信号完整性的顾虑。对逻辑单元的放置和布线必须考虑电流密度、电场、ir降和整个网络的互连，以确保工作电压的下降不低于指标要求，而互连不会因粗枝大叶而成为缓慢起作用的熔丝。

    先进的asic通常用30或30层以上精确的层来创建各种电路和互连线，这些层占据了绝大部分一般asic设计中报出的一次性工程(nre)成本。如果因任何原因要对设计进行修改，那么必须再次投入这笔费用(大约为50万到90万美元，根据工艺技术而定)。

    目前的晶圆代工采用直径为300mm(11.8")的硅晶圆，一次最小订货生产流片要用25片这种晶圆。例如，在单面上一个1cm见方的中等规模芯片设计大约每晶圆能产出500颗裸片，所以，最小订货量有12,500颗芯片。对于许多用量很小的应用来说，一个最小订货流片有时侯就是对该芯片的终身供货。

    替代的办法是在fpga中开发逻辑设计，因为fpga器件可编程且非常灵活地让设计工程师创建和重新创建需要的逻辑设计，但是，这种灵活性是要付出代价的。

    与标准单元asic设计相比，fpga的逻辑密度要小一到几个数量级。fpga还很耗电，因此在电池供电的系统中工作得不那么好。fpga的密度越大，成本越高；有时侯，一颗fpga有1500到2000美元这样令人望而却步的价格，区区500片就要花费100万马克，使它根本没有办法用在成本敏感型应用中。正是如此，fpga才最适合于为逻辑设计搭建原型，但是，它们对于生产系